UM0324 datasheet(9/105 Pages) STMICROELECTRONICS

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UM0324

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9/105

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Figure 1.

JTAG interface for debugging and programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

Figure 2.

File structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

Figure 3.

Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Figure 4.

Extended linker file Inkarm_flash.xcl, flash memory length definition . . . . . . . . . . . . 14

Figure 5.

Extended linker file setting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Figure 6.

FOC drive placed in a speed loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Figure 7.

FOC structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Figure 8.

Torque vs. speed characteristic curve . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Figure 9.

Adding a new module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

Figure 10.

Key function assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

Figure 11.

Main.c

state machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

Figure 12.

LCD menus in open loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

Figure 13.

Open loop start-up strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

Figure 14.

LCD menus in closed loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

Figure 15.

Closed loop start-up strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

Figure 16.

ICS hardware connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

Figure 17.

Encoder output signals: counter operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

Figure 18.

DBGC bit in PWM control register (extract from STR750 reference manual). . . . . . . . . . . 34

Figure 19.

Valfa and Vbeta stator voltage components . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

Figure 20.

SVPWM phase voltages waveforms. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

Figure 21.

PWM and TIM0 synchronization (REP_RATE=1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Figure 22.

Three shunt topology current sampling and GP A/D conversions integration

(REP_RATE=1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

Figure 23.

Inverter leg and shunt resistor position . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

Figure 24.

Low side switches gate signals (low modulation indexes) . . . . . . . . . . . . . . . . . . . . . . . . . 45

Figure 25.

Low side Phase A duty cycle > DT+TN+ 2TS + TH + TDMA . . . . . . . . . . . . . . . . . . . . . . . 45

Figure 26.

DT+TN+TS< Low side Phase A duty cycle < DT+TN+2TS+TH+TDMA and

ΔDutyA-B<DT+TN+TS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Figure 27.

DT+TN+TS < Low side Phase A duty cycle < DT+TN+2TS+TH+TDMA and

ΔDutyA-B<DT+TN+TS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

Figure 28.

DT+TN+TS < Low side Phase A duty cycle < DT+TN+2TS+TH+TDMA and

ΔDutyA-B>DT+TN+TS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

Figure 29.

DT+TN+TS < Low side Phase A duty cycle < DT+TN+2TS+TH+TDMA and

ΔDutyA-B>DT+TN+TS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

Figure 30.