CS1237 datasheet(14/19 Pages) CHIPSEA

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CS1237

v..1

1..1

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页

2.6.2

ADC 数据输出速率

CS1237 数据输出速率可以通过寄存器 speed_sel[1:0]配置。

表7 输出速率设置

SPEED_SEL[1:0]

ADC 输出速率

(Hz)

640

1280

2.6.3

数据格式

CS1237 输出的数据为 24 位的 2 进制补码，最高位（MSB）最先输出。最小有效位

（LSB）为(0.5V

REF/Gain)/(2

23-1)。正值满幅输出码为 7FFFFFH，负值满幅输出码为

800000H。下表为不同模拟输入信号对应的理想输出码。

表8 理想输出码和输入信号

(1)

输入信号 V

IN （AINP-AINN）

理想输出

≥+0.5V

REF/Gain

7FFFFFH

(+0.5VREF/Gain)/(2

23-1)

000001H

000000H

(-0.5VREF/Gain)/(2

23-1)

FFFFFFH

≤+0.5V

REF/Gain

800000H

（1）不考虑噪声，INL，失调误差和增益误差的影响

2.6.4

数据准备/数据输入输出(

DOUT

DRDY /

)

DOUT

DRDY /

引脚有 4 个用途。第一，当输出为低时，表示新的数据已经转换完成；第

二，作为数据输出引脚，当数据准备好后，在第 1 个 SCLK 的上升沿后，

DOUT

DRDY /

输出转换数据的最高位（MSB）。在每一个 SCLK 的上升沿，数据会自动移 1 位。在 24 个

SCLK 后将所有的 24 位数据读出，如果这时暂停 SCLK 的发送，

DOUT

DRDY /

会保持

着最后一位的数据，直到下一个数据准备好之前拉高，此后当

DOUT

DRDY /

被再次拉

低，表示新的数据已经转换完成，可进行下一个数据读取；第三，在第 25、26 个 SCLK

时，输出寄存器状态更新标志；第四，作为寄存器数据写入或读出引脚，当需要配置寄存

器或读取寄存器值时，SPI 需要发送 46 个 SCLK，根据

DOUT

DRDY /

输入的命令字，判

断是写寄存器操作还是读寄存器操作。

2.6.5

串行时钟输入(SCLK)

串行时钟输入 SCLK 是一个数字引脚。这个信号应保证是一个干净的信号，毛刺或慢速的

上升沿都会可能导致读取错误数据或误入错误状态。因此，应保证 SCLK 的上升和下降时

间都小于 50ns。

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