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CS1237 数据表(PDF) 15 Page - Core Technology (Shenzhen) Co., Ltd.

部件名 CS1237
功能描述  24-bit Sigma-Delta ADC
PDF  19 Pages
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制造商  CHIPSEA [Core Technology (Shenzhen) Co., Ltd.]
网页  http://www.chipsea.com/
标志 CHIPSEA - Core Technology (Shenzhen) Co., Ltd.

CS1237 数据表(HTML) 15 Page - Core Technology (Shenzhen) Co., Ltd.

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background image
CS1237
R
Re
ev
v..1
1..1
1
第
第 1155 页
页，
，共
共 1199 页
页
2.6.6
数据发送
CS1237 可以持续的转换模拟输入信号，当将
DOUT
DRDY /
拉低后，表明数据已经
准备好接受，输入的第一个 SCLK 来就可以将输出的最高位读出，在 24 个 SCLK 后将所有
的 24 位数据读出，如果这时暂停 SCLK 的发送，
DOUT
DRDY /
会保持着最后一位的数
据，直到其被拉高，第 25 和 26 个 SCLK 输出配置寄存器是否有写操作标志，第 25 个
SCLK 对应的
DOUT
DRDY /
为 1 时表明配置寄存器 Config 被写入了新的值，第 26 个
SCLK 对应的
DOUT
DRDY /
为芯片扩展保留位，目前输出一直为 0，通过第 27 个 SCLK
可以将
DOUT
DRDY /
拉高，此后当
DOUT
DRDY /
被再次拉低，表示新的数据已经准
备好接受，进行下一个数据的转换。其基本时序如图所示：
SCLK
DRDY/DOUT
Data Ready
New Data Ready
23
22
21
1
24
MSB
LSB
0
t9
t5
t5
t4
t6
t7
t8
Data
图7 CS1237 读取数据时序图 1
23
0
MSB
drdyout
LSB
Data ready
ADC Data(output)
SCLK
1
24
25
26
27
Data ready
Force High
update1 update2
图8 CS1237 读取数据时序图 2
表9 读取数据时序表
SYMBOL
DESCRIPTION
MIN
TYP
MAX
UNITS
t4
DOUT
DRDY /
变低后到第一个SCLK上升
沿
0
ns
t5
SCLK 高电平或低电平脉宽
455
ns
t6
SCLK上升沿到新数据位有效(传输延迟)
455
ns
t7
SCLK上升沿到旧数据位有效(保持时间)
227.5
455
ns
t8
数据更新， 不允许读之前的数据
26.13
μs
t9
转换时间 (1/data rate)
10Hz
100
ms
40Hz
25
ms
640Hz
1.5625
ms
1280Hz
0.78125
ms



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