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ST8500

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DocID031029 Rev 3

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1

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

2

Device architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

2.1

Power line communication (PLC) subsystem . . . . . . . . . . . . . . . . . . . . . . . 6

2.1.1

Digital front-end (DFE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2.1.2

Analog front-end (AFE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2.1.3

Real-time engine (RTE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

2.2

Protocol core subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

2.2.1

2.2.2

Multi-AHB bus matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

2.2.3

Debug with serial wire JTAG debug port (SWJ-DP) . . . . . . . . . . . . . . . . 9

2.2.4

Floating point unit (FPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2.2.5

Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . . 9

2.2.6

General-purpose input/outputs (GPIOs) . . . . . . . . . . . . . . . . . . . . . . . . 11

2.2.7

General-purpose timer (GPT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.2.8

Window Watchdog (WWDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.2.9

SysTick timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.2.10

Universal synchronous/asynchronous receiver transmitters

(USART) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.2.11

Serial peripheral interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.2.12

Inter-integrated circuit interface (I2C) . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.2.13

AES engine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.2.14

True random number generator (TRNG) . . . . . . . . . . . . . . . . . . . . . . . . 12

2.2.15

Pseudo random number generator (PRNG) . . . . . . . . . . . . . . . . . . . . . 13

2.2.16

CRC (cyclic redundancy check) calculation unit . . . . . . . . . . . . . . . . . . 13

2.3

Inter-processor communication (IPC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.4

Cortex™ memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.4.1

Embedded SRAM (instruction and data) . . . . . . . . . . . . . . . . . . . . . . . . 13

2.4.2

Embedded SRAM (data only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.4.3

Embedded ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.4.4

One Time Programmable (OTP) section . . . . . . . . . . . . . . . . . . . . . . . . 14

2.5

Clock and reset management (CRM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.5.1

Clock management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.5.2

Reset management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16