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AN2352

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Contents

1

Configuration of the CAN bit timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

1.1

Bit time and bit rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

1.2

Propagation time segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.3

Phase buffer segments and synchronization . . . . . . . . . . . . . . . . . . . . . . . 5

1.4

System clock tolerance range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

1.5

Configuration of the CAN protocol controller . . . . . . . . . . . . . . . . . . . . . . 10

1.6

Calculation of the bit timing parameters . . . . . . . . . . . . . . . . . . . . . . . . . . 12

1.6.1

Example for bit timing at high baud rate . . . . . . . . . . . . . . . . . . . . . . . . 13

1.6.2

Example for bit timing at low baud rate . . . . . . . . . . . . . . . . . . . . . . . . . 14

2

Phase locked loop (PLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.1

PLL jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.1.1

Jitter in the input clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.1.2

Noise in the PLL loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

3

ST10F27x PLL jitter effect in CAN protocol . . . . . . . . . . . . . . . . . . . . . 17

3.1

System clock tolerance range reduction in presence of PLL jitter . . . . . . 17

3.1.1

Range reduction percentage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

3.1.2

Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

3.2

Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

4

Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19