STR910FAM32 datasheet(9/99 Pages) STMICROELECTRONICS

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STR91xFAx32 STR91xFAx42 STR91xFAx44

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9/99

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Figure 1.

STR91xFA block diagram

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Figure 2.

Clock control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

Figure 3.

JTAG chaining inside the STR91xFA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

Figure 4.

EMI 16-bit multiplexed connection example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

Figure 5.

EMI 8-bit multiplexed connection example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

Figure 6.

EMI 8-bit non-multiplexed connection example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

Figure 7.

STR91xFAM 80-pin package pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Figure 8.

STR91xFAW 128-pin package pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

Figure 9.

STR91xFA memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Figure 10.

Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

Figure 11.

Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

Figure 12.

LVD reset delay case 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

Figure 13.

LVD reset delay case 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

Figure 14.

LVD reset delay case 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

Figure 15.

Sleep mode current vs temperature with LVD on . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

Figure 16.

Typical application with an external clock source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Figure 17.

Non-mux write timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

Figure 18.

Non-mux bus read timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

Figure 19.

Mux write diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Figure 20.

Mux read diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

Figure 21.

Page mode read diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

Figure 22.

Sync burst write diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

Figure 23.

Sync burst read diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

Figure 24.

MII_RX_CLK and MII_TX_CLK timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

Figure 25.

MDC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

Figure 26.

Ethernet MII management timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

Figure 27.

Ethernet MII transmit timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

Figure 28.

Ethernet MII receive timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

Figure 29.

SPI slave timing diagram with CPHA=0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Figure 30.

SPI slave timing diagram with CPHA=1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

Figure 31.

SPI master timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

Figure 32.

ADC conversion characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

Figure 33.

Device marking for revision G LQFP80 and LQFP128 packages. . . . . . . . . . . . . . . . . . . . 90

Figure 34.

Device marking for revision G LFBGA144 packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Figure 35.

Device marking for revision H LQFP80 and LQFP128 packages. . . . . . . . . . . . . . . . . . . . 90

Figure 36.

Device marking for revision H LFBGA144 packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Figure 37.

80-Pin low profile quad flat package (LQFP80) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

Figure 38.

128-Pin low profile quad flat package (LQFP128) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

Figure 39.

144-ball low profile fine pitch ball grid array package (LFBGA144) . . . . . . . . . . . . . . . . . . 93

Figure 40.

Recommended PCB Design rules (0.80/0.75mm pitch BGA). . . . . . . . . . . . . . . . . . . . . . . 93

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