LP2996 datasheet(8/18 Pages) NSC

8 / 18 page

www.national.com/jpn/

ブロック図

説明

LP2996 は、JEDEC 標準の SSTL-2 仕様に適合する DDR-

SDRAM バス・ターミネーションのリニア・レギュレータです。 VTT

出力には VDDQ/2 に等しいレギュレート電圧が得られ、電流はシ

ンクとソースの両方に対応しています。出力段は優れた負荷レ

ギュレーションを維持するように設計されており、貫通電流の発生

が防止されています。また、LP2996 は 2 種類の異なる電源レー

ル ( 電圧 ) での動作に対応しており、パワー出力段とアナログ回

路を分離できます。電源を分割すると、内部消費電力の低減を

図れます。

また LP2996 は、

次世代の DDR-SDRAM メモリ(DDR

II) に対応したターミネーション・ソリューションを構成可能です。ま

た、SSTL-3 や HSTL といった、異なるロジック I/F 用のターミネー

ション電圧も生成できます。

シリーズ・スタブ・ターミネーテッド・ロジック (SSTL) は、メモリバ

スのデータ転送時の信号品質を改善するために開発されました。

このターミネーション方式は、

高い周波数で DDR-SDRAM のデー

タ転送を行う際に、信号反射によるデータ・エラーを防ぐためには

不可欠と言えます。最も一般的なターミネーション回路形式は、

チップセットとメモリの間に 1 つの直列抵抗 RS を設け、さらにター

ミネーション抵抗 RT を 1 つ用いる、Class II シグナル・パラレル・

ターミネーションです。回路の例を Figure 1 に示します。

FIGURE 1. SSTL-Termination Scheme

LP2996 数据表(PDF) 8 Page - National Semiconductor (TI)