LP2996 datasheet(10/18 Pages) NSC

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部品の選択 ( つづき)

出力コンデンサ

LP2996 は、出力コンデンサの容量および ESR ( 等価直列抵抗 )

に依存しないよう設計されています。そのため柔軟にコンデンサを

選択できます。出力コンデンサは、アプリケーションと負荷変動に

対するVTTの応答要求に基づいて決めてください。DDR-SDRAM

を用いた SSTL アプリケーションでは、100μF 以上の低 ESR コンデ

ンサを一般的に推奨します。このうち ESR は、見込まれる最大電

流スパイクと、許容される出力電圧低下から決定してください。入

手可能なコンデンサ類のうち、代表的な品種について次に説明し

ます。

AL −アルミ電解コンデンサは 120Hz におけるインピーダンスのみ

を規定している点に注意が必要で、これは高い周波数領域では

特性が劣ることを示しています。LP2996 回路にアルミ電解コンデ

ンサを適用できる条件は、20kHz ∼ 100kHz の高い周波数領域

でもインピーダンスが規定されている場合に限られます。アルミ電

解コンデンサを複数個並列に接続すると総 ESRを下げられます。

ただし問題点は ESR が温度により変化することで、低温になると

ESR が急激に増大します。

セラミック − セラミック・コンデンサは、一般的に容量は 10μF ∼

100μF と大きくありませんが、ESR が極めて小さい ( 通常 10mΩ

以下 ) ため、優れたノイズ・バイパス特性を備えています。しか

し使用している誘電体の種類よっては、電圧と温度に対して充分

な特性を備えていないものも存在します。一般的に容量が小さい

といった理由により、セラミック・コンデンサはアルミ電解コンデンサ

などに並列接続しての使用を推奨します。また使用するすべての

セラミック・コンデンサには、誘電体の温度特性が X5R 以上の品

種を推奨します。

化合物 − OS-CON ( 有機半導体 ) や SP ( 機能性高分子 ) の

ような化合物を用いたコンデンサが、数社からリリースされていま

す。これらのコンデンサは低 ESR を維持しながら大きな容量を実

現しています。他のコンデンサに比べてコストは高くなりますが、

実装サイズと性能が重要な場合に最適なソリューションといえま

す。

放熱

LP2996 はリニア・レギュレータなので、熱の原因となる内部損失

が VTT 電流によって発生します。デバイスを損壊から守るには最

大許容接合部温度を超えてはならないので、見込まれる最大周

囲温度と消費電力にもとづき、デバイスを定格以下で動作させる

よう注意を払う必要があります。最大許容内部温度上昇 (TRmax)

は、アプリケーションで与えられる最大周囲温度 (TAmax) と、最

大許容接合部温度 (TJmax) から求められます。

TRmax ＝ TJmax − TAmax

この式から、デバイスの最大消費電力 (PDmax) は次式で示されま

す。

PDmax ＝ TRmax /θJA

LP2996 のθJA は、使用しているパッケージ、プリント基板の銅箔

厚み、ビアの数、エアフローで決まります。たとえば SO-8 パッケー

ジを、標準的な 203 × 102mm、銅箔厚み 35μm の基板に実装

し、エアフローなしの室温で 0.5W を消費させた場合の θJA は、

163 ℃ /W です。また JEDEC スタンダードの 76 × 102mm、70μm

厚銅箔の基板を用いると、θJA は 151.2 ℃ /W に低下します。

Figure 2 に上記 2 つの基板における、エアフローに対するθJA の

変化を示します。

FIGURE 2.

θJA vs Airflow (SO-8)

デバイスの実装とグラウンド内層に熱を放出するためにビアをうま

く使用すると、さらなる改善が図れます。基板表面層に幅広かつ

銅箔厚を厚くした配線を適用しても同じ効果が得られます。基板

のレイアウト設計を注意深く行えば、Figure 2 に示される公称値よ

りも低いθJA になります。

LLP パッケージの出力電流を最大限に引き出す上で、基板レイア

ウトも極めて重要です。 DAP 直下に単純にビアを打つだけでも、

θJA を大幅に低下できます。 Figure 3 は、18μm/35μm/35μm/

18μm の銅箔で構成される 4 層 JEDEC 基板に実装した場合の

LLP パッケージの熱特性です。ビアを間隔 1.27mm にて最大 4

つに増やしたとき、50.41 ℃ /W のθJA が得られています。このグ

ラフにおけるビアのメッキ厚は 36μm です。

FIGURE 3. LLP-16

θJA vs # of Vias (4 Layer JEDEC

Board))

パッケージに定常的なエアフローを与えてもθJA は低下します。上

記条件で 2 × 2 のビア配列を用いた場合、エアフローによるθJA

の低下を Figure 4 に示します。

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