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TNETV2501INPGF 数据表(PDF) 6 Page - Texas Instruments

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部件名 TNETV2501INPGF
功能描述  Fixed-Point Digital Signal Processor
PDF  197 Pages
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制造商  TI1 [Texas Instruments]
网页  http://www.ti.com
标志 TI1 - Texas Instruments

TNETV2501INPGF 数据表(HTML) 6 Page - Texas Instruments

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 6 / 197 page
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Contents
6
December 2002 − Revised November 2008
SPRS206K
Section
Page
3.10.6
Clock State of Multiplexed Modules
84
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10.7
IDLE Control and Status Registers
84
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11
General-Purpose I/O (GPIO)
92
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11.1
General-Purpose I/O Port
92
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11.2
Parallel Port General-Purpose I/O (PGPIO)
94
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.12
External Bus Control Register
104
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.12.1
External Bus Control Register (XBCR)
105
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13
Internal Ports and System Registers
106
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13.1
XPORT Interface
106
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13.2
DPORT Interface
109
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13.3
IPORT Interface
111
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13.4
System Configuration Register (CONFIG)
112
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13.5
Time-Out Control Register (TOCR)
113
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.14
CPU Memory-Mapped Registers
114
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.15
Peripheral Registers
116
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.16
Interrupts
129
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.16.1
IFR and IER Registers
130
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.16.2
Interrupt Timing
131
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.16.3
Interrupt Acknowledge
131
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.17
Notice Concerning TCK
132
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4
Support
135
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1
Notices Concerning JTAG (IEEE 1149.1) Boundary Scan Test Capability
135
. . . . . . . . . . . . . . . . .
4.1.1
Initialization Requirements for Boundary Scan Test
135
. . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.2
Boundary Scan Description Language (BSDL) Model
135
. . . . . . . . . . . . . . . . . . . . . . . .
4.2
Documentation Support
135
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3
Device and Development-Support Tool Nomenclature
136
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5
Electrical Specifications
137
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1
Absolute Maximum Ratings
137
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2
Electrical Specifications
137
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3
Recommended Operating Conditions
137
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.4
Electrical Characteristics Over Recommended Operating Case Temperature Range
138
. . . . . . .
5.5
Timing Parameter Symbology
139
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6
Clock Options
140
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.1
Internal System Oscillator With External Crystal
140
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.2
Layout Considerations
141
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.3
Clock Generation in Bypass Mode (APLL Synthesis Disabled)
142
. . . . . . . . . . . . . . . . .
5.6.4
Clock Generation in Lock Mode (APLL Synthesis Enabled)
143
. . . . . . . . . . . . . . . . . . .
5.6.5
EMIF Clock Options
145
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7
Memory Timings
147
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.1
Asynchronous Memory Timings
147
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.2
Programmable Synchronous Interface Timings
150
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.3
Synchronous DRAM Timings
154
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8
HOLD/HOLDA Timings
159
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.9
Reset Timings
160
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.10
External Interrupt and Interrupt Acknowledge (IACK) Timings
162
. . . . . . . . . . . . . . . . . . . . . . . . . . .



Html Pages

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