HCS12 datasheet(11/452 Pages) FREESCALE

11 / 452 page

S12CPUV2 Reference Manual, Rev. 4.0

Freescale Semiconductor

7.8

Exception Processing Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .318

7.8.1

Vector Fetch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .318

7.8.2

Reset Exception Processing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .320

7.8.3

Interrupt and Unimplemented Opcode Trap Exception Processing . .320

Section 8. Instruction Queue

8.1

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .323

8.2

External Reconstruction of the Queue . . . . . . . . . . . . . . . . . . . . . . . . . .323

8.3

Instruction Queue Status Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .324

8.3.1

HCS12 Timing Detail . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .324

8.3.2

M68HC12 Timing Detail . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325

8.3.3

Null (Code 0:0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .327

8.3.4

LAT — Latch Data from Bus (Code 0:1). . . . . . . . . . . . . . . . . . . . . . .327

8.3.5

ALD — Advance and Load from Data Bus (Code 1:0) . . . . . . . . . . . .327

8.3.6

ALL — Advance and Load from Latch (Code 1:1) . . . . . . . . . . . . . . .327

8.3.7

INT — Interrupt Sequence Start (Code 0:1) . . . . . . . . . . . . . . . . . . . .327

8.3.8

SEV — Start Instruction on Even Address (Code 1:0) . . . . . . . . . . . .328

8.3.9

SOD — Start Instruction on Odd Address (Code 1:1) . . . . . . . . . . . .328

8.4

Queue Reconstruction (for HCS12) . . . . . . . . . . . . . . . . . . . . . . . . . . . .328

8.4.1

Queue Reconstruction Registers (for HCS12) . . . . . . . . . . . . . . . . . .329

8.4.1.1

fetch_add Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .329

8.4.1.2

st1_add, st1_dat Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .329

8.4.1.3

st2_add, st2_dat Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .329

8.4.1.4

st3_add, st3_dat Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .329

8.4.2

Reconstruction Algorithm (for HCS12) . . . . . . . . . . . . . . . . . . . . . . . .330

8.5

Queue Reconstruction (for M68HC12) . . . . . . . . . . . . . . . . . . . . . . . . . .331

8.5.1

Queue Reconstruction Registers (for M68HC12) . . . . . . . . . . . . . . . .331

8.5.1.1

in_add, in_dat Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .332

8.5.1.2

fetch_add, fetch_dat Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . .332

8.5.1.3

st1_add, st1_dat Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .332

8.5.1.4

st2_add, st2_dat Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .332

8.5.2

Reconstruction Algorithm (for M68HC12). . . . . . . . . . . . . . . . . . . . . .332

8.5.2.1

LAT Decoding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .333

8.5.2.2

ALD Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .333

8.5.2.3

ALL Decoding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .333

8.6

Instruction Tagging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .335

Section 9. Fuzzy Logic Support

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