PM0056 datasheet(5/156 Pages) STMICROELECTRONICS

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DocID15491 Rev 5

5/156

PM0056

Contents

4.1

About the STM32 core peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

4.2

Memory protection unit (MPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

4.2.1

MPU access permission attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

4.2.2

MPU mismatch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

4.2.3

Updating an MPU region . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

4.2.4

MPU design hints and tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

4.2.5

MPU type register (MPU_TYPER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

4.2.6

MPU control register (MPU_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

4.2.7

MPU region number register (MPU_RNR) . . . . . . . . . . . . . . . . . . . . . 113

4.2.8

MPU region base address register (MPU_RBAR) . . . . . . . . . . . . . . . . 114

4.2.9

MPU region attribute and size register (MPU_RASR) . . . . . . . . . . . . . 116

4.3

Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . .118

4.3.1

The CMSIS mapping of the Cortex-M3 NVIC registers . . . . . . . . . . . . 119

4.3.2

Interrupt set-enable registers (NVIC_ISERx) . . . . . . . . . . . . . . . . . . . . 120

4.3.3

Interrupt clear-enable registers (NVIC_ICERx) . . . . . . . . . . . . . . . . . . 121

4.3.4

Interrupt set-pending registers (NVIC_ISPRx) . . . . . . . . . . . . . . . . . . . 122

4.3.5

Interrupt clear-pending registers (NVIC_ICPRx) . . . . . . . . . . . . . . . . . 123

4.3.6

Interrupt active bit registers (NVIC_IABRx) . . . . . . . . . . . . . . . . . . . . . 124

4.3.7

Interrupt priority registers (NVIC_IPRx) . . . . . . . . . . . . . . . . . . . . . . . . 125

4.3.8

Software trigger interrupt register (NVIC_STIR) . . . . . . . . . . . . . . . . . 126

4.3.9

Level-sensitive and pulse interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . 126

4.3.10

NVIC design hints and tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

4.3.11

NVIC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

4.4

System control block (SCB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

4.4.1

Auxiliary control register (SCB_ACTLR) . . . . . . . . . . . . . . . . . . . . . . . 129

4.4.2

CPUID base register (SCB_CPUID) . . . . . . . . . . . . . . . . . . . . . . . . . . 130

4.4.3

Interrupt control and state register (SCB_ICSR) . . . . . . . . . . . . . . . . . 131

4.4.4

Vector table offset register (SCB_VTOR) . . . . . . . . . . . . . . . . . . . . . . 133

4.4.5

Application interrupt and reset control register (SCB_AIRCR) . . . . . . 134

4.4.6

System control register (SCB_SCR) . . . . . . . . . . . . . . . . . . . . . . . . . . 136

4.4.7

Configuration and control register (SCB_CCR) . . . . . . . . . . . . . . . . . . 137

4.4.8

System handler priority registers (SHPRx) . . . . . . . . . . . . . . . . . . . . . 138

4.4.9

System handler control and state register (SCB_SHCSR) . . . . . . . . . 140

4.4.10

Configurable fault status register (SCB_CFSR) . . . . . . . . . . . . . . . . . 142

4.4.11

Hard fault status register (SCB_HFSR) . . . . . . . . . . . . . . . . . . . . . . . . 145

4.4.12

Memory management fault address register (SCB_MMFAR) . . . . . . . 147

4.4.13

Bus fault address register (SCB_BFAR) . . . . . . . . . . . . . . . . . . . . . . . 147

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