RM0319 datasheet(13/368 Pages) STMICROELECTRONICS

13 / 368 page

RM0319

Contents

Doc ID 022640 Rev 3

13/368

29.3.2

System control state machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

29.3.3

Interrupt response mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

29.3.4

Reset control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

29.3.5

Core clock control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

29.3.6

Watchdog module clock enable generation . . . . . . . . . . . . . . . . . . . . . 320

Power, reset and clock control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321

30.1

System control state machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321

30.1.1

SLEEP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

30.1.2

DOZE (reset state) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

30.1.3

SLOW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

30.1.4

NORMAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

30.2

Transition states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

30.2.1

XTAL control transition state, XTAL CTL . . . . . . . . . . . . . . . . . . . . . . . 326

30.2.2

Switch to XTAL transition state, SW TO XTAL . . . . . . . . . . . . . . . . . . . 326

30.2.3

Switch from XTAL transition state (SW from XTAL) . . . . . . . . . . . . . . . 327

30.2.4

Switch to PLL transition state (SW to PLL) . . . . . . . . . . . . . . . . . . . . . 327

30.2.5

Switch from PLL transition state (SW from PLL) . . . . . . . . . . . . . . . . . 327

30.3

Power management techniques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328

30.3.1

Dynamic Frequency Scaling (applicable in NORMAL state) . . . . . . . . 328

30.3.2

Dynamic clock switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328

30.3.3

Combining frequency scalling and clock techniques . . . . . . . . . . . . . . 329

30.3.4

Statically frequency selection and clock switching OFF . . . . . . . . . . . 329

30.4

Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

30.4.1

Main reset (MRESET) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

30.4.2

Software reset control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

30.4.3

Watchdog reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

30.5

Clock control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

30.5.1

Main clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

30.5.2

PLL programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

30.5.3

Clock distribution scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

30.5.4

DDR memory controller clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334

30.5.5

Bus clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335

30.5.6

Watchdog module clock enable generation . . . . . . . . . . . . . . . . . . . . . 335

30.5.7

RAS clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335

30.5.8

Clock synthesizer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337

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