PM0223 datasheet(2/110 Pages) STMICROELECTRONICS

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PM0223

2/110

DocID025763 Rev 1

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About this document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

1.1

Typographical conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

1.2

List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

1.3

About the STM32L0 Cortex-M0+ processor and core peripherals . . . . . . . 9

1.3.1

System-level interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

1.3.2

Integrated configurable debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

1.3.3

STM32L0 Cortex-M0+ processor features summary . . . . . . . . . . . . . . . 10

1.3.4

STM32L0 Cortex-M0+ core peripherals . . . . . . . . . . . . . . . . . . . . . . . . . 11

The STM32L0 Cortex-M0+ Processor . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.1

Programmers model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.1.1

Processor modes and privilege levels for software execution . . . . . . . . 12

2.1.2

Stacks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.1.3

Core registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.1.4

Exceptions and interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

2.1.5

Data types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

2.1.6

The Cortex Microcontroller Software Interface Standard . . . . . . . . . . . . 19

2.2

Memory model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

2.2.1

Memory regions, types and attributes . . . . . . . . . . . . . . . . . . . . . . . . . . 20

2.2.2

Memory system ordering of memory accesses . . . . . . . . . . . . . . . . . . . 21

2.2.3

Behavior of memory accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

2.2.4

Additional memory access constraints for caches and shared memory 23

2.2.5

Software ordering of memory accesses . . . . . . . . . . . . . . . . . . . . . . . . 23

2.2.6

Memory endianness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

2.3

Exception model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

2.3.1

Exception states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

2.3.2

Exception types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

2.3.3

Exception handlers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

2.3.4

Vector table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

2.3.5

Exception priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

2.3.6

Exception entry and return . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

2.4

Fault handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

2.4.1

Lockup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

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