STM8S datasheet(4/467 Pages) STMICROELECTRONICS

4 / 467 page

Contents

RM0016

4/467

DocID14587 Rev 14

6.8

Interrupt mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

6.9

ITC and EXTI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

6.9.1

CPU condition code register interrupt bits (CCR) . . . . . . . . . . . . . . . . . 68

6.9.2

Software priority register x (ITC_SPRx) . . . . . . . . . . . . . . . . . . . . . . . . . 69

6.9.3

External interrupt control register 1 (EXTI_CR1) . . . . . . . . . . . . . . . . . . 70

6.9.4

External interrupt control register 1 (EXTI_CR2) . . . . . . . . . . . . . . . . . . 71

6.9.5

ITC and EXTI register map and reset values . . . . . . . . . . . . . . . . . . . . . 72

Power supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

Reset (RST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

8.1

“Reset state” and “under reset” definitions . . . . . . . . . . . . . . . . . . . . . . . . 74

8.2

Reset circuit description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

8.3

Internal reset sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

8.3.1

Power-on reset (POR) and brown-out reset (BOR) . . . . . . . . . . . . . . . . 75

8.3.2

Watchdog reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

8.3.3

Software reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

8.3.4

SWIM reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

8.3.5

Illegal opcode reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

8.3.6

EMC reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

8.4

RST register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

8.4.1

Reset status register (RST_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

8.5

RST register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

Clock control (CLK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

9.1

Master clock sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

9.1.1

HSE (high-speed external) clock signal . . . . . . . . . . . . . . . . . . . . . . . . . 80

9.1.2

HSI (high-speed internal) clock signal . . . . . . . . . . . . . . . . . . . . . . . . . . 81

9.1.3

LSI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

9.2

Master clock switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

9.2.1

System startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

9.2.2

Master clock switching procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

9.3

Low-speed clock selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

9.4

CPU clock-divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

9.5

Peripheral clock-gating (PCG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

9.6

Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

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