TMS320F2811 datasheet(8/173 Pages) TI

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Tables

April 2001 − Revised July 2007

SPRS174O

List of Tables

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Table 2−1. Hardware Features†

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 2−2. Signal Descriptions†

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Table 3−1. Addresses of Flash Sectors in F2812 and F2811

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−2. Addresses of Flash Sectors in F2810

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−3. Wait States

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Table 3−4. Boot Mode Selection

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−5. Impact of Using the Code Security Module

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−6. Peripheral Frame 0 Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−7. Peripheral Frame 1 Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−8. Peripheral Frame 2 Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−9. Device Emulation Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−10. XINTF Configuration and Control Register Mappings

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−11. XREVISION Register Bit Definitions

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−12. PIE Peripheral Interrupts

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−13. PIE Configuration and Control Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−14. External Interrupts Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−15. PLL, Clocking, Watchdog, and Low-Power Mode Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−16. PLLCR Register Bit Definitions

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−17. Possible PLL Configuration Modes

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 3−18. F281x and C281x Low-Power Modes

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 4−1. CPU-Timers 0, 1, 2 Configuration and Control Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 4−2. Module and Signal Names for EVA and EVB

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 4−3. EVA Registers

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Table 4−4. ADC Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 4−5. 3.3-V eCAN Transceivers for the TMS320F281x and TMS320C281x DSPs

. . . . . . . . . . . . . . . . . . .

Table 4−6. CAN Registers Map

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 4−7. McBSP Register Summary

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 4−8. SCI-A Registers

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Table 4−9. SCI-B Registers

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Table 4−10. SPI Registers

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Table 4−11. GPIO Mux Registers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 4−12. GPIO Data Registers

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Table 6−1. Typical Current Consumption by Various Peripherals (at 150 MHz)

. . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−2. Recommended “Low-Dropout Regulators”

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−3. TMS320F281x and TMS320C281x Clock Table and Nomenclature

102

. . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−4. Input Clock Frequency

102

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−5. XCLKIN Timing Requirements − PLL Bypassed or Enabled

103

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−6. XCLKIN Timing Requirements − PLL Disabled

103

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−7. Possible PLL Configuration Modes

103

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−8. XCLKOUT Switching Characteristics (PLL Bypassed or Enabled)

104

. . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−9. Reset (XRS) Timing Requirements

104

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−10. IDLE Mode Timing Requirements

109

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−11. IDLE Mode Switching Characteristics

109

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−12. STANDBY Mode Timing Requirements

109

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−13. STANDBY Mode Switching Characteristics

110

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Table 6−14. HALT Mode Timing Requirements

111

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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