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TNETV2840ENGGU 数据表(PDF) 9 Page - Texas Instruments

部件名 TNETV2840ENGGU
功能描述  Fixed-Point Digital Signal Processor
PDF  91 Pages
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制造商  TI1 [Texas Instruments]
网页  http://www.ti.com
标志 TI1 - Texas Instruments

TNETV2840ENGGU 数据表(HTML) 9 Page - Texas Instruments

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Tables
9
December 1999 − Revised October 2008
SPRS122F
List of Tables
Table
Page
2−1
Pin Assignments for TMS320VC5441GGU (169-Ball BGA Package)
14
. . . . . . . . . . . . . . . . . . . . . .
2−2
Pin Assignments for TMS320VC5441PGF (176-Pin LQFP Package)
16
. . . . . . . . . . . . . . . . . . . . . .
2−3
Signal Descriptions
17
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−1
DMA Synchronization Events
34
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−2
DMA Channel Interrupt Selection
34
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−3
HPI Local/Shared Memory Selection Via HA[20]
35
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−4
HPI Local/Shared Memory Selection Via HA[18]
36
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−5
BSCR Register Bit Functions for Subsystem A
37
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−6
HPI Module Selection
38
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−7
Sample Rate Generator Clock Source Selection
40
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−8
Receive Channel Enable Registers for Partitions A to H
41
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−9
Transmit Channel Enable Registers for Partitions A to H
41
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−10
TCR Bit Description
44
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−11
TSCR Bit Description
45
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−12
WDTCR Bit Description
47
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−13
WDTSCR Bit Description
48
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−14
Clock Mode Register (CLKMD) Bit Functions
51
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−15
Multiplier Related to PLLNDIV, PLLDIV, and PLLMUL
51
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−16
VCO Truth Table
51
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−17
VCO Lockup Time
52
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−18
PLL Initialization at Reset
52
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−19
General-Purpose I/O Control Register Bit Functions
53
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−20
Chip Subsystem ID Register Bit Functions
54
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−21
Data Memory Map Register Functions
54
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−22
Processor Memory-Mapped Registers for Each DSP Subsystem
55
. . . . . . . . . . . . . . . . . . . . . . . . . .
3−23
Peripheral Memory-Mapped Registers for Each DSP Subsystem
56
. . . . . . . . . . . . . . . . . . . . . . . . . .
3−24
McBSP Control Registers and Subaddresses
57
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−25
DMA Subbank Addressed Registers
58
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−26
5441 Interrupt Locations and Priorities for Each DSP Subsystem
60
. . . . . . . . . . . . . . . . . . . . . . . . . . .
3−27
Bit Functions for IMR and IFR Registers for Each DSP Subsystem
61
. . . . . . . . . . . . . . . . . . . . . . . .
5−1
Divide-By-Two, Divide-By-Four, and Bypass Clock Options Timing Requirements
67
. . . . . . . . . . . .
5−2
Divide-By-Two, Divide-By-Four, and Bypass Clock Options Switching Characteristics
67
. . . . . . . . .
5−3
Multiply-By-N Clock Option Timing Requirements
68
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−4
Multiply-By-N Clock Option Switching Characteristics
68
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−5
Reset, x_BIO, and Interrupt Timing Requirements
69
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−6
External Flag (x_XF), Timer (x_TOUT), and Watchdog Timer Output (x_WTOUT)
Switching Characteristics
71
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−7
GPIO Timing Requirements
72
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−8
GPIO Switching Characteristics
72
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−9
McBSP0/1/2 Transmit and Receive Timing Requirements
73
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−10
McBSP0/1/2 Transmit and Receive Switching Characteristics
74
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−11
McBSP0 General-Purpose I/O Timing Requirements
76
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−12
McBSP0 General-Purpose I/O Switching Characteristics
76
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .



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